在現代電力電子和集成電路設計中，MOSFET（金屬氧化物半導體場效應晶體管）因其開關速度快、驅動功率小等優點而廣泛應用。對于高端（上橋臂）的N溝道MOSFET，其柵極電壓必須高于源極電壓才能有效導通。當源極電壓隨開關動作而浮動時，如何為柵極提供穩定可靠的驅動電壓，成為了一個關鍵的設計挑戰。自舉電路（Bootstrap Circuit）作為一種簡潔高效的解決方案，在各類開關電源、電機驅動器和逆變器等集成電路中扮演著核心角色。
一、自舉電路的基本原理與構成
自舉電路的核心思想是利用電容的儲能與電壓保持特性，為浮動的柵極驅動提供獨立電源。其基本拓撲結構主要包括：
- 自舉電容（Cboot）：電路的能量存儲核心。在低端MOSFET導通期間，電源Vcc通過自舉二極管對Cboot充電，使其兩端電壓接近Vcc。
- 自舉二極管（Dboot）：實現單向能量傳遞，防止在高端MOSFET導通時，Cboot上的電荷向電源Vcc倒灌。
- 柵極驅動集成電路（Driver IC）：通常集成有電平移位和驅動放大電路。其高端驅動部分的電源正端（VB）接自舉電容正極，電源負端（VS）接高端MOSFET的源極（即開關節點）。
其工作過程為一個典型的“充-放”循環：
- 充電階段：當低端MOSFET導通時，開關節點電壓被拉低至接近地電位。此時，Vcc通過Dboot對Cboot充電，使
VB - VS ≈ Vcc。 - 驅動階段：當需要導通高端MOSFET時，驅動IC利用Cboot上儲存的電壓作為其內部高端電路的電源，從而輸出一個相對于其源極（VS）足夠高的柵極驅動電壓（通常為Vcc電平），確保高端MOSFET完全導通。
二、集成電路設計中的關鍵考量與優化
將自舉電路集成到芯片內部或進行系統設計時，需要精心考量以下參數，以確保電路的可靠性和效率：
1. 自舉電容的容值計算與選擇
電容值必須足夠大，以在高端MOSFET持續導通期間維持電壓基本穩定，避免因柵極電荷注入和驅動電路靜態功耗導致電壓跌落過多。其最小值可估算為：
Cboot(min) > (Qg + Iboot * T_on) / ΔVboot
其中：
Qg為高端MOSFET的總柵極電荷。
Iboot為驅動IC高端通道的靜態工作電流。
T_on為高端MOSFET的最大連續導通時間。
- ΔVboot 為允許的自舉電容電壓跌落值（通常設定為0.5V~1V）。
在集成電路設計中，通常會選擇比計算值大2-5倍的電容，并優先選用低等效串聯電阻（ESR）的陶瓷電容。
- 自舉二極管的特性要求
- 反向恢復時間（trr）：必須使用超快恢復或肖特基二極管，以最小化在充電瞬間由二極管反向恢復電荷引起的電流尖峰和損耗。
- 正向壓降（Vf）：較低的Vf可以減少對自舉電容充電電壓的損耗，確保
VB-VS足夠高。在集成設計中，有時會用低壓差的MOSFET開關來替代二極管，以進一步降低壓降。
3. 最小導通時間與最大占空比限制
為了在每個開關周期內都能給自舉電容有效補充能量，低端MOSFET必須保證一個最小的導通時間（Tminon），以便Vcc能夠對Cboot完成再充電。這決定了電路能夠支持的最大占空比（Dmax）：
Dmax < 1 - (T<em>charge / T</em>sw)
其中Tcharge為充電所需時間，Tsw為開關周期。對于需要接近100%占空比的應用，需要采用電荷泵等更復雜的輔助電源方案。
4. 高壓工藝與電平移位
在集成電路內部，驅動芯片的高端部分通常需要集成高壓電平移位電路，將來自低壓控制邏輯的信號安全、準確地傳遞到以VS為參考點的高壓側。這涉及到高壓隔離工藝（如BCD工藝）和抗噪聲設計，是集成驅動芯片設計的核心難點之一。
- 噪聲抑制與布局布線
- dV/dt噪聲：開關節點（VS）的快速電壓跳變會通過自舉電容的寄生電容耦合到VB端，可能引起誤觸發。設計中需在VB和VS之間就近放置一個高頻去耦小電容。
- 布局對稱性：在芯片版圖設計和PCB布局中，自舉環路（Vcc→Dboot→Cboot→驅動IC高端→MOSFET源極）應盡可能短且面積小，以減小寄生電感和電磁干擾。
三、與展望
自舉電路以其結構簡單、成本低廉的優勢，成為了驅動橋式電路中高端N-MOSFET的主流方案。在集成電路設計中，成功實現一個魯棒的自舉驅動方案，需要系統性地平衡電容尺寸、二極管性能、開關時序、工藝限制和噪聲免疫等多重因素。
隨著半導體工藝的進步，現代智能功率模塊和集成驅動芯片已將自舉二極管、充電控制乃至診斷保護功能（如欠壓鎖定）高度集成，極大地簡化了外圍電路并提升了系統可靠性。結合寬禁帶半導體器件（如SiC、GaN MOSFET）更快的開關速度，對自舉電路的充電速度、噪聲抑制和集成度提出了更高要求，也將持續推動這一經典電路拓撲在設計與工藝上的創新。
